بهبود قابلیت اطمینان برد پردازشگر ماهواره های مکعبی با اصلاح ساختار حافظه

نوع مقاله : مقاله پژوهشی

نویسندگان

1 گروه الکترونیک، دانشگاه آزاد اسلامی، واحد شهرقدس

2 دانشگاه صنعتی مالک اشتر، مجتمع برق و کامپیوتر

3 دانشکده کامپیوتر، دانشگاه صنعتی امیرکبیر

چکیده

ماهواره ‏های مکعبی، ماهواره‌هایی کم حجم و کم وزن هستند که در هر پرتاب موشک، تعداد زیادی از این ماهواره‌ها به فضا پرتاب می‌شود و همین ویژگی باعث شده که تعداد این ماهواره ها در مدار زمین با سرعت زیاد افزایش یابد. طی سالیان گذشته مراکز تحقیقاتی بسیاری برای بهبود حافظه مدار برد پردازشگر راهکارهایی را ارایه دادهاند ولی تحقیقات صورت گرفته تاکنون بصورت جامع بر روی ماژول حافظه که در ضبط و ذخیره ‏سازی داده ‏های بارگذاری شده ماهواره برای انتقال به ایستگاه زمینی کاربرد دارد، متمرکز نشده است. باتوجه به هزینه ساخت بالای ماهواره، توجه ویژه به افزایش قابلیت اطمینان مدار حافظه در برابر تشعشعات فضایی و تحمل پذیری خطای این مدارها ضروری است. حافظه‏ های مغناطیسی STT-MRAM که در این مقاله معرفی می‌شوند، امروزه به عنوان موفق‌ترین جایگزین برای حافظه‌ی دسترسی تصادفی ثابت، شناخته شده‌اند. در این مقاله به کمک افزونگی نرم‏افزاری به افزایش تحمل‏ پذیری خطا در این نوع حافظه پرداخته و مدل خطا براساس مدل مارکوف و شبیه‌سازی مونت کارلو بدست آمده است. شبیه‌سازی‌ها با استفاده از نرم‏ افزار شبیه‌ساز GEM5 انجام شده و نتایج شبیه‌سازی در حافظه بهینه، بیانگر افزایش تحمل‏ پذیری آن در همه بنچ‌مارک‌ها برمبنای تست استاندارد SPEC CPU 2006 می‌باشد.

کلیدواژه‌ها

موضوعات


R. Pierce and R. Kompfner, “Satellite communications”, Proc. of the IEEE, vol. 85 (6) 1997
Hsu A, Khoo W, Goyal N and Wainstein M, “Next-Generation Digital Ecosystem for Climate Data Mining and Knowledge Discovery: A Review of Digital Data Collection Technologies”, Frontiers in big Data, vol.3, 2020
Planet Company, 2020. [Online]. Available: https://www.planet.com. Accessed: July. 02, 2020
Davoli, et al., “Small satellites and CubeSats: Survey of structures, architectures, and protocols”, Int J Satell Commun Network. vol. 37, pp. 343–359, 2018
Lätt, Silver, et al. "ESTCube-1 nanosatellite for electric solar wind sail in-orbit technology demonstration." Proceedings of the Estonian Academy of Sciences, 63, pp. 200-209, 2014
Heidt, et al., “CubeSat: A new Generation of Picosatellite for Education and Industry Low-Cost Space Experimentation”, 14th Annual/USU Conf. on Small Satellites, 2000
Peng, et al., “A Component-Based Middleware for a Reliable Distributed and reconfigurable Spacecraft Onboard Computer”, 2016 IEEE 35th Symposium on Reliable Distributed Systems, pp. 337-342, 2016
Mahdavi, et al., “Space radiation effects on future quantum satellites”, Elsevier Aerospace Science and Technology, vol. 26, pp. 72–75, 2013
Kahe, “Triple-Triple Redundant Reliable Onboard Computer Based on Multicore Microcontrollers”, International Journal of Reliability, Risk and Safety: Theory and application, vol. 1, pp. 17-23, 2018
Fajardo et al., “Design, Implementation, and Operation of a Small Satellite Mission to Explore the Space Weather Effects in Leo”, Aerospace Journal, vol. 6, pp. 1-38, 2019
Hadizadeh, E. Cheshmikhani and H. Asadi, “STAIR: High Reliable STT-MRAM Aware Multi-Level I/O Cache Architecture by Adaptive ECC Allocation, ” 2020 Design, Automation & Test in Europe Conference & Exhibition (DATE), p. 1484-1489, 2020
Faraz, T. , “Expanding the toolbox of atomic scale processing. Technische Universiteit Eindhoven”, 2019
Chen YH, Lu CW, Shyu SS, Lee CL, Ou TC. “A multi-stage fault-tolerant multiplier with triple module redundancy (TMR) technique”. Journal of Circuits, Systems, and Computers, vol. 23, 2014
Petrović, V., Günter Schoof, and Z. Stamenković. "Fault-tolerant TMR and DMR circuits with latchup protection switches." Microelectronics Reliability, vol. 54, pp. 1613-1626, 2014
Azad, H. Farbeh, A. M. H. Monazzah, and S. G. Miremadi, An “efficient protection technique for last level STT-RAM caches in multi-core proces-sors”, IEEE Trans. Paralllel Distrib. Syst. vol. 28, pp. 1564–1577, 2017
Cheshmikhani, et al., “A System-Level Framework for Analytical and Empirical Reliability Exploration of STT-MRAM Caches”, IEEE TRANSACTIONS ON RELIABILITY, vol. 69, pp. 594 – 610, 2020
Wu et al., “Temperature Impact Analysis and Access Reliability Enhancement for 1T1MTJ STT-RAM”, IEEE Transactions on Reliability, vol. 65 pp. 1755 – 1768, 2016
STT-MRAM: Introduction and market status, 2020. [Online]. Available: www.mram-info.com. Accessed: July. 02, 2020
Wang, et al., “Tunnel Junction with Perpendicular Magnetic Anisotropy: Status and Challenges”, Micro machines Journal, vol. 6, pp. 1023 – 1045, 2015
Kang, et al., “Yield and reliability improvement techniques for emerging nonvolatile STT-MRAM. ” IEEE  Journal  on  Emerging  and  Selected  Topics  in  Circuits  and  Systems, vol. 5, pp. 28-39, 2015
Bi, et al., “Cross-Layer Optimization  for  Multilevel  Cell  STT-RAM  Caches. ”   IEEE Trans.  on  Very  Large  Scale  Integration  (VLSI)  Systems,  vol. 25, pp. 1807-1820, 2017
Chintaluri, et  al.,  “Analysis  of  defects  and  variations  in  embedded  spin  transfer torque STT-MRAM arrays.”   IEEE Journal on Emerging and Selected Topics in Circuits and Systems, vol. 6, pp. 319-329, 2016
Chen, et al., “Energy-Aware Adaptive Restore Schemes for MLC STT-RAM Cache.” IEEE Transactions on Computers, vol. 66, pp. 786-798, 2017
Cai, and K.A.S. Immink, “Cascaded Channel Model, Analysis, and Hybrid Decoding for Spin-Torque Transfer Magnetic Random Access Memory”. IEEE Transactions  on Magnetics, vol. 53, pp. 1-11, 2017
Emre, et  al. “Enhancing  the  reliability  of  STT-RAM  through  circuit  and  system  level techniques”, In Signal Processing Systems (SiPS), 2012 IEEE Workshop (2012).
Di Carlo,  et  al. “Reliability  estimation  at  block-level  granularity  of  spin-transfer-torque  MRAMs”.  in Defect  and  Fault  Tolerance  in  VLSI  and  Nanotechnology  Systems (DFT), 2014 IEEE International Symposium, (2014).
Sayed, et al. “Opportunistic write for fast and reliable STT-MRAM”. in Proceedings of the Conference  on  Design,  Automation  &  Test  in  Europe.  (2017). 
Farkhaniet et al., “STT-RAM energy reduction using self-referenced differential write termination technique”.  IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 25, pp. 476-487, 2017
Azad, H. Farbeh, A. M. H. Monazzah, and S. G. Miremadi, “AWARE: Adaptive way allocation for reconfigurable ECCs to protect write errors in STT-RAM caches”, IEEE Trans. Emerg. Topics Comput. ,vol. 7 , pp. 481 – 492, 2019
Farbeh, H. Kim, S. G. Miremadi, and S. Kim, “Floating-ECC: Dynamic repositioning of error correcting code bits for extending the lifetime of STT-RAM caches”, IEEE Trans. Computer, vol. 65, pp. 3661–3675, 2016
Cheshmikhani, et al., “Enhancing Reliability of STT-MRAM Caches by Eliminating Read Disturbance Accumulation”, Design, Automation and Test in Europe (DATE 2019), pp. 854-859 2019
Binkert et al., “The gem5 simulator”, ACM SIGARCH Comput. Archit. News, vol. 39, pp. 1–7, 2011
Rabiner et al., “An introduction to hidden Markov models”, IEEE ASSP Magazine, vol. 3 pp. 4-16, 1986
Cheshmikhani, et al., “Investigating the Effects of Process Variations and System Workloads on Reliability of STT-RAM Caches”, 2016 12th European Dependable Computing Conference, pp. 120-129, 2016
J. L. Henning, “SPEC CPU2006 benchmark descriptions”, ACM SIGARCH Comput. Archit. News, vol. 34 pp. 1-17, 2006